Simulink Design Verifier

설계 오류 식별, 테스트 케이스 생성, 요구사항에 대한 설계 검증

Simulink Design Verifier™는 정형 기법을 사용하여 집중적인 테스트나 시뮬레이션 실행 없이 모델에서 찾기 어려운 설계 오류를 식별할 수 있습니다. 감지되는 설계 오류로는 데드 로직 (dead logic), 정수 오버플로우, 0으로 나누기, 설계 속성 및 어설션(assertion) 위반이 있습니다.

Simulink Design Verifier는 모델에서 이러한 오류를 포함한 블록과 포함하지 않는 것으로 증명된 블록을 하이라이팅합니다. 오류가 있는 각 블록에 대해 신호 범위 경계값을 계산하고 시뮬레이션시 오류를 재현하기 위한 테스트 벡터를 생성합니다.

생성된 테스트 벡터는 모델 구조(model structure)와 테스트 목표(test objectives)에 맞도록기능을 동작시키기 위한 시뮬레이션입력 데이터들을 제공합니다. 테스트 벡터는SIL(software-in-the-loop) 및 PIL(processor-in-the-loop) 테스트 구성을 통해 코드를 검증하는 데 활용될 수 있습니다.

모델 기반 설계의 검증, 확인 및 테스트자동차, 항공우주산업 자동화 분야의 인증 표준 지원에 대해 자세히 알아보십시오.

Track Design Changes with Requirements Traceability in MATLAB

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Nishaat Vasi

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출처: Nishaat Vasi, Simulink Design Verifier 기술 전문가