Simulink Design Verifier

주요 특징

  • Polyspace® 및 Prover Plug-In® 형식 분석 엔진
  • 데드 로직(dead logic), 정수 및 고정 소수점 오버플로우, 0으로 나누기 및 설계 속성 위반 검출
  • 기능 및 안전 요구사항을 모델링하기 위한 블록 및 함수
  • 기능 요구사항 및 condition, decision 및 modified condition/decision(MCDC)을 포함한모델 커버리지 목표로부터 테스트 벡터 생성
  • 분석 및 디버깅을 위한 위반 사례를 생성하여 속성 증명(Property Proving)
  • 고정 소수점 및 부동 소수점 모델 지원

Simulink Design Verifier를 통해 Simulink® 환경 내에서 모델 분석을 수행할 수 있습니다. 코드를 생성할 필요 없이 초기 단계에서 설계 및 요구사항을 검증할 수 있습니다. 따라서 설계 프로세스 전반에서 확인 및 검증을 수행할 수 있습니다. Simulink Design Verifier를 통한 모델 분석은 시뮬레이션 결과를 정형 기법을 통한 분석에 대한 입력으로 사용할 수 있게 함으로써 시뮬레이션을 보완합니다.

Simulink Design Verifier는 임베디드 제어 설계에서 일반적으로 사용되는 Simulink 및 Stateflow®의 이산 시간 서브세트를 지원합니다.

Design error detection in a model using Simulink Design Verifier.
Simulink Design Verifier를 사용한 모델의 설계 오류 검출 설계 오류가 있는 블록은 빨간색으로, 올바른 것으로 증명된 서브시스템은 녹색으로 표시되어 있습니다.
다음: 모델 기반 설계의 정형 기법

평가판 사용 Simulink Design Verifier

평가판 신청

Track Design Changes with Requirements Traceability in MATLAB

온라인 세미나 보기