HDL Coder

HDL 코드 검증

생성된 HDL 코드의 신속한 검증을 위해 HDL Coder는 VHDL 및 Verilog 테스트 벤치를 생성합니다. 사용자는 다양한 옵션을 사용하여 HDL 테스트 벤치를 정의할 수 있습니다. 스크립트 파일을 생성하여 HDL 시뮬레이터에서 코드를 컴파일하고 시뮬레이션하는 과정을 자동화할 수도 있습니다.

HDL Coder를 HDL Verifier와 함께 사용하여 두 가지 유형의 cosimulation 모델을 생성할 수 있습니다.

  • Cadence Incisive 또는 Mentor Graphics ModelSim 및 Questa와 같이 Simulink 및 HDL 시뮬레이터를 통해 HDL Cosimulation을 수행하기 위한 HDL cosimulation 모델
  • Simulink 및 FPGA 보드를 통해 설계를 검증하기 위한 FIL(FPGA-in-the-loop) cosimulation 모델
Automatically generated FGPA-in-the-loop (FIL) model for video sharpening.
비디오를 선명하게 처리하기 위한 자동 생성된 FIL(FPGA-in-the-loop) 모델. 하드웨어에서 설계 공간 탐색을 효율적으로 수행할 수 있는 FIL 시뮬레이션
다음: HDL 코드 기록 및 추적

평가판 사용 HDL Coder

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Simulink HDL Coder를 이용한 FPGA/ASIC 설계 개요(한국어)

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