HDL Coder

FPGA 설계 자동화

HDL Coder의 HDL Workflow Advisor는 MATLAB 알고리즘 및 Simulink 모델을 Xilinx 및 Altera FPGA로 구현하기 위한 작업 흐름을 자동화합니다. HDL Workflow Advisor는 다음을 포함한 모든 FPGA 설계 프로세스 단계를 통합합니다.

  • Simulink 모델의 HDL 코드 생성 호환성 확인
  • HDL 코드, HDL 테스트 벤치 및 Cosimulation 모델 생성
  • Xilinx ISE 및 Altera Quartus II와의 통합을 통해 합성 및 타이밍 분석 수행
  • 설계에서 사용된 리소스 예측
  • 중요한 경로(Critical Path) 타이밍을 포함하여 Simulink 모델을 백 애너테이션(Back-Annotation)
Back annotating a Simulink model with critical path timing.
중요한 경로 타이밍을 포함하여 Simulink 모델을 백 애너테이션. HDL Workflow Advisor는 속도 병목 현상을 파악하고 설계 성능을 향상시킬 수 있도록 Simulink에서 주 경로 타이밍을 강조 표시합니다.

합성 후 타이밍 보고서를 보고 Simulink 모델을 백 애너테이션하여 타이밍 제약 병목 현상을 파악할 수 있습니다. 이러한 합성 툴과의 통합은 신속한 설계 반복을 가능하게 하고 FPGA 설계 주기를 크게 단축합니다.

다음: HDL 코드 검증

평가판 사용 HDL Coder

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Simulink HDL Coder를 이용한 FPGA/ASIC 설계 개요(한국어)

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