ASIC Testbench for HDL Verifier

ASIC Testbench for HDL Verifier

ASIC 및 고급 FPGA 설계를 위한 테스트벤치 생성

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ASIC Testbench for HDL Verifier는 HDL Verifier를 통해 MATLAB이나 Simulink에서 테스트 구성요소와 검증 모델을 UVM(범용 검증 방법론) 또는 SystemVerilog 환경으로 생성할 수 있도록 지원하는 애드온입니다. 이러한 모델들은 SystemVerilog DPI(Direct Programming Interface)를 통해 Siemens® Questa™, Cadence® Xcelium™, Synopsys® VCS®, AMD® Vivado® 등의 HDL 시뮬레이터에서 네이티브 모델로 실행됩니다.

  • MATLAB 및 Simulink에서 DPI 구성요소 생성.
  • MATLAB 및 Simulink에서 UVM 구성요소 또는 환경 생성.
  • Simulink로부터 SystemC™ TLM 호환 트랜잭션 수준 모델 내보내기. 
ASIC 테스트벤치 개요
ASIC 테스트벤치란?
SystemVerilog 테스트벤치 생성을 나타내는 그림.

SystemVerilog DPI 생성

MATLAB 함수 또는 Simulink 서브시스템으로부터 Synopsys VCS, Cadence Xcelium, Siemens ModelSim™ 또는 Questa, AMD Vivado 시뮬레이터 등의 기능 검증 환경에서 사용 가능한 SystemVerilog DPI 구성요소를 생성할 수 있습니다.

범용 검증 방법론 테스트벤치 생성을 나타내는 그림.

UVM 환경 생성

Simulink에서 UVM 검증 구성요소 또는 완전한 검증 환경을 Questa, Xcelium 및 VCS 시뮬레이터로 내보낼 수 있습니다. UVM 시퀀스, 스코어보드, 예측 변수를 생성하고 이를 프로덕션 테스트벤치에 통합할 수 있습니다.

Simulink 모델로부터 TLM 구성요소, TLM 구성요소 테스트벤치 및 테스트 벡터를 생성하는 것을 보여주는 다이어그램.

SystemC TLM 2.0 호환 트랜잭션 수준 모델 생성

TLM 2.0 인터페이스를 갖춘 SystemC 가상 프로토타입 모델을 구축하여 가상 플랫폼 시뮬레이션에서 사용할 수 있습니다. TLM 생성기를 사용하여 Simulink와 생성된 TLM 구성요소 간의 매핑 정보가 담긴 IP-XACT 파일을 만들 수 있습니다.

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